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  • 케이던스, RTL 생산성 10배 향상시키는 '지니어스 신세시스' 발표

  • 기사입력 2015-06-08 23:36
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[헤럴드 분당판교=오은지 기자]14나노·10나노 등 반도체 미세화 공정 전환기에 맞춰 반도체설계자동화(EDA)툴 업체들이 설계 시간을 단축시켜주기 위한 다양한 툴을 쏟아내고 있다. 미세화가 될수록 칩이 복잡해지고 수율이 전반적으로 낮아지는만큼 설계-생산 시간을 줄이는 게 생산성을 늘리는데 큰 역할을 하기 때문이다.

케이던스디자인시스템즈(지사장 신용석)는 레지스터 전송 수준(RTL, Register Transistor Logic)에서 생산성을 높이기 위한 RTL/물리적 합성 엔진 '케이던스 제너스 신세시스(Genus Synthesis)' 솔루션을 9일 발표했다.

솔루션은 다양한 고도 병렬 아키텍처(massively parallel architecture)를 통합해 합성(synthesis) 작업 시간을 종전보다 5배 단축시켜준다. 계층구조 없이 1000만 인스턴스 이상을 처리한다.

제너스 신세시스는 고도의 병렬 아키텍처를 이용해 많은 양의 CPU 코어와 분산된 컴퓨터 환경을 넘나드는 디자인 타이밍드리븐(Timing Driven) 분산 합성을 수행한다. 분산 컴퓨터는 중앙컴퓨터와 여러 소규모 컴퓨터를 분산 배치하고 간단한 업무와 복잡한 업무를 나눠 수행하는 기술을 말한다. 이 제품은 합성 과정(플로우)에서 각 단계별로 분산된 컴퓨터와 다양한 CPU코어를 이용한다.



onz@heraldcorp.com